近年来，大模型训练与推理需求快速上升，推动算力芯片向更高集成、更大封装、更高带宽互连演进；随着单芯片面积逐步逼近光刻工艺的光罩视场上限，单靠“做大一颗芯片”难以持续，行业转向以多芯片协同为核心的系统级设计：把计算、缓存、互连等不同功能芯粒通过高密度互连整合同一封装内。然而——封装尺寸越大、互连越密——材料稳定性与制造良率就越容易成为限制性能释放的“瓶颈环节”。 问题在于，传统有机树脂基板在高温工况下热胀冷缩明显，尤其在数据中心长期高负载与冷热循环条件中更易出现翘曲和形变，进而影响芯片贴装、凸点连接与信号完整性。对AI加速器而言，芯粒之间需要更细间距、更高I/O密度的连接，同时还要兼顾大功耗带来的热管理压力，一旦基板变形导致应力集中，就可能引发连接失效和可靠性风险。换言之，多芯片路线虽然绕开了光罩尺寸限制，却把挑战推向了“更难的封装与材料体系”。 原因在于，算力芯片的系统性需求正在改变封装的价值排序：互连带宽、延迟与能效已与计算单元本身同等重要。要在封装层面实现更高密度的布线与更小的凸点间距，需要更平整、更稳定的承载“地基”，同时还要保证大面积封装在机械强度、热稳定性与长期可靠性上可控。玻璃材料因热膨胀系数更接近硅，受热尺寸变化小，且表面平滑度高、利于更精细的电路刻蚀，被视为潜在的下一代基板方向之一。外界认为，这也是各大厂商竞相布局“玻璃基板+先进互连”的现实动因。 此次展示的影响，主要体现在为“超大封装+高密度互连”提供了一条可验证的技术路径。根据公开信息，英特尔展示的原型封装尺寸为78mm×77mm，面积已显著超出标准光罩尺寸所对应的单芯片范围，意在把更多芯粒纳入同一封装系统。其采用的“10-2-10”堆叠架构，以厚度约800微米的玻璃芯为中心，上下各叠加10层重布线层，总计20层用于承载复杂信号与供电分配；同时实现约45微米的凸点间距，以提升I/O密度。更值得关注的是，该原型已集成两组EMIB互连桥接器。EMIB是一种将互连桥结构嵌入基板、在相邻芯粒之间建立高密度短距连接的技术路线，有助于在不引入全尺寸硅中介层的情况下提升互连能力，从而在成本、工艺复杂度与性能之间寻求平衡。若此组合在量产中可稳定复制，将为多芯片AI加速器的带宽扩展提供重要支撑。 对策层面，先进封装能否走向规模化，关键不只在“做出来”，更在“可量产、可验证、可持续”。玻璃基板的难点之一是脆性与加工搬运风险，行业长期担忧切割、搬运产生的微裂纹会在热循环中放大，导致封装失效。涉及的报道提到英特尔宣称实现“No SeWaRe”，指向其在抑制玻璃微裂纹风险、提升可靠性上取得进展。若这一问题得到工程化解决，将有利于玻璃基板从试验样机走向产业链协同：包括材料改性、加工工艺、检测标准、可靠性认证与产线节拍优化等诸多配套体系的建立。同时，玻璃基板的导入也将牵动封装厂、材料厂与设备厂共同迭代，例如更高精度的对位、刻蚀与检测手段，以及面向超大封装的良率与一致性控制策略。 前景判断上，玻璃基板并非“单点技术”即可决定成败，而是关乎下一代算力平台的系统工程。随着算力芯片向更大规模的芯粒组合、更多HBM堆叠以及更高带宽互连发展，基板材料与互连架构将成为竞争焦点之一。短期看，玻璃基板仍需接受量产可靠性、成本曲线与供应链成熟度的检验；中长期看，若能在良率、可制造性与生态配套上形成闭环，玻璃基板有望与EMIB等互连方案共同推动先进封装从“可选项”走向“必选项”，并更重塑算力芯片性能与能效的边界。
英特尔玻璃基板技术的推出，展现了芯片行业应对摩尔定律放缓的创新努力。从有机基板到玻璃基板的转变，不仅是材料升级，更是制造工艺的重要突破。随着技术成熟和商业化推进，将为AI芯片性能提升开辟新路径，助力数字经济发展。这也再次证明，面对技术瓶颈时，持续创新能够开辟新的可能。