AI芯片要想算力更进一步，物理尺寸可是个大难题。现在的高端芯片，虽然用了高带宽内存（HBM），但受光罩尺寸等限制，面积差不多到了头。为了突破这道坎，各家半导体公司都在琢磨怎么通过芯片架构和工艺来创新。 最近的消息说，韩国三星电子正打算搞一种专门给下一代HBM用的定制裸片方案。这个方案打算用上4纳米甚至更先进的2纳米逻辑制程。他们的想法是，利用HBM内存里的基础裸片（本来是用逻辑半导体工艺造的），去分担主处理器的一部分计算和控制任务，这样就把主芯片的负担给卸下来了。面积没变，但功能集成度和运算效率都能提上去。 业内分析认为，随着HBM技术发展到HBM4甚至以后的阶段，那些基础裸片不光能存东西，还能承载复杂的逻辑电路。制程工艺越先进，能装的电路越多，能效也就越高。三星这波布局，就是想把自己在存储领域的工艺优势继续用下去，把它延伸到更复杂的异构集成领域，给下一代AI硬件打下好底子。 听说这个项目是由三星系统大规模集成电路业务部门新弄的定制化片上系统团队来负责的。这说明三星内部对这种定制化、高性能芯片的投入挺大。 与此同时，台积电那边也没闲着。他们计划给客户的定制HBM基础裸片导入N3P（3纳米性能增强版）制程。这两家巨头不仅在传统逻辑芯片代工上较劲，现在在存储和逻辑融合的新型架构赛道上也干上了。 现在大家都在想办法打破AI芯片的算力墙，像多芯片互联集成和芯粒化设计就是比较常用的办法。把一部分功能电路放到旁边的HBM基础裸片里去做，这就是芯粒化设计的一种体现。这种异构集成能优化系统的性能功耗比，被认为是延续摩尔定律效益的重要路子。 三星和台积电推出的先进制程方案，能给AI芯片设计公司提供更多灵活的底层选项。这对加速高性能计算系统的创新挺有帮助的。两家在这个领域的竞争动向，不光反映了技术融合越来越深，也说明AI基础设施的比拼已经打到了芯片底层架构和制造工艺这一层面了。技术一旦成熟并落地应用，肯定能给未来的AI算力飞跃提供硬件基础，也会重塑全球高端半导体产业链的格局。接下来大家肯定还会盯着这事看。