围绕算力基础设施持续扩张、数据吞吐需求快速抬升的行业现实，高速互联正成为决定系统性能上限的重要变量。
Marvell近日表示，将在2月24日至26日举行的DesignCon 2026展会上，展示包括PCIe 8.0 SerDes在内的一系列面向未来高负载应用的互联技术储备。
根据介绍，该PCIe 8.0 SerDes演示支持256 GT/s原始比特速率，并采用TE Connectivity提供的AdrenaLINE Catapult连接器进行展示。
问题在于，随着大模型训练与推理、超大规模数据中心网络、存储与加速器协同计算等场景加速落地，单机柜、单服务器乃至单节点内的“搬数据”成本显著上升。
系统瓶颈正在从算力芯片本身延伸到互连链路：一方面，GPU/加速器之间、加速器与CPU之间、加速器与存储之间需要更高带宽、更低时延；另一方面，能耗、布线密度、信号完整性与可靠性等工程约束同时趋紧。
在这一背景下，面向下一代互连标准的器件与方案展示，既是技术路线的预演，也反映了产业链对未来需求的判断。
原因主要来自三方面的叠加。
其一，算力规模化带来通信量指数级增加，模型参数、激活值与梯度在分布式训练中频繁交换，带宽不足将直接拉低训练效率；其二，推理场景从云端向边缘与企业私有化扩展，要求系统在有限功耗与空间内实现更高吞吐；其三，先进封装与高带宽内存等技术演进使计算更集中，但也对芯片间、板级与机箱级互连提出更高指标。
由此，业界持续推动PCIe等通用互连向更高代际演进，以匹配数据密集型工作负载的增长曲线。
从影响看，PCIe 8.0等更高带宽互连若能按期成熟，有望在通用生态中为加速器、网卡、存储与交换设备提供更大的“数据通道”。
公开信息显示，PCIe 8.0规范仍处于草案阶段，预计在2028年正式定稿；在×16通道配置下，目标双向带宽可达1TB量级。
这一指标意味着，面向AI/机器学习训练、超高速网络以及其他高负载场景，系统设计者在I/O侧的余量将明显提升，可在更少链路、更低复杂度下达到既定吞吐。
不过需要指出的是，标准演进与产业化落地之间存在时间差，互连代际升级不仅取决于芯片端SerDes能力，还取决于连接器、线缆、PCB材料、封装与测试等全链条协同。
对策层面，行业普遍采取“标准推进+工程验证+生态协同”的组合路径：一是围绕下一代PCIe、以太网等互连规范提前进行物理层与链路层验证，尽早暴露信号完整性、误码率与功耗等关键问题；二是推动从器件到系统的联合设计，通过连接器、线材、封装与散热的系统级优化，降低高速链路在实际部署中的不可预期风险；三是以数据中心与高性能计算为先导应用，逐步形成可复制的设计方法与测试体系。
Marvell此次展示除PCIe 8.0 SerDes外，还提及40GB HBM D2D接口、基于共封装铜互联的224G LR SerDes、200G/lane ACC线材、PCIe 6.0 AEC线材以及1.6T AEC线材等产品方向，体现出其从芯片到互连部件的整体布局思路。
前景方面，未来数年内，算力基础设施将继续向“更高带宽、更高密度、更低能耗、更易部署”演进。
互连技术的竞争焦点将从单纯追求速率，逐渐转向“带宽/功耗比、可制造性与可维护性”的综合平衡。
随着标准逐步完善、产业链验证不断推进，面向PCIe 8.0等下一代互连的工程化能力预计将成为芯片企业与系统厂商差异化竞争的重要抓手。
与此同时，行业也需警惕高速互连带来的成本上行与复杂度增加，推动测试方法、可靠性评估和供应链协同同步升级，确保新技术在规模部署中可控、可用、可持续。
在全球数字经济蓬勃发展的今天，通信技术的每一次突破都将重塑产业格局。
Marvell此次技术展示不仅是企业创新实力的体现，更是全球通信产业迈向新高度的重要标志。
这提醒我们，在新一轮科技革命中，只有持续推动核心技术攻关，才能把握数字时代的战略主动权。